EDA实训报告

导读:实训报告广东工贸职业技术学院,写出实训报告内容:8位十进制频率计设计,实训报告广东工贸职业技术学院实训内容(课题):专业系:时间:班级:姓名:学号:指导老师:EDA技术实训电气自动化系2011年6月3010电信1018131一、实训内容:基于EDA技术的数字频率计的设计二、实训目地:通过实训让学生掌握EDA技术设计较为复杂电子系统的方法。熟悉应用原理图输入法和文本输入法完成设计文件的编辑输入,

EDA实训报告

实训报告广东工贸职业技术学院

实训内容(课题):专业系:时间:班级:姓名:学号:指导老师:EDA技术实训电气自动化系2011年6月3010电信1018131一、实训内容:

基于EDA技术的数字频率计的设计二、实训目地:

通过实训让学生掌握EDA技术设计较为复杂电子系统的方法。熟悉应用原理图输入法和文本输入法完成设计文件的编辑输入,进行相应的仿真检验设计是否真确,最后能进行设计文件的硬件下载,完成硬件电路的设计。

三、实训时间:一周四、实训具体安排表:

时间星期一星期二星期三星期四星期五

内容了解实训内容收集资料整理资料开始操作实行

实验

检查实训内容完成情况,写实

训报告

五、实训要求:

1、根据实训要求,完成程序的编写2、利用EDA软件完成对程序的调试、下载、硬件验证3、根据实训内容,写出实训报告内容:8位十进制频率计设计

1.设计原理:

众所周知,频率信号易于传输,抗干扰性强,可以获得较好的测量精度。因此,频率检测是电子测量领域最基本的测量之一。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟,对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数,即闸门时间为1秒。闸门时间可以根据需要取值,大于或小于1秒都可以。闸门时间越长,得到的频率值就越准确,但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短,测得频[4][6][7]

率值刷新就越快,但测得的频率精度就受影响。一般取1秒作为闸门时间。数字频率计的关键组成部分包括测频控制信号发生器、计数器、锁存器、译码驱动电路和显示电路,其原理框图如图1所示。图1数字频率计原理框图三.设计分析

1、测频控制信号发生器测频控制信号发生器产生测量频率的控制时序,是设计频率计的关键。这里控制信号clk取为1Hz,2分频后就是一个脉宽为1秒的时钟信号FZXH,用来作为计数闸门信号。当FZXH为高电平时开始计数;在FZXH的下降沿,产生一个锁存信号SCXH,锁存数据后,还要在下次FZXH上升沿到来之前产生清零信号clear,为下次计数作准备,clear信号是上升沿有效。图2测频控制信号发生器波形图2、计数器计数器以待测信号FZXH作为时钟,清零信号clear到来时,异步清零;FZXH为高电平时开始计数。本文设计的计数器计数最大值是99999999。3、锁存器[8]

当锁存信号SCXH上升沿到来时,将计数器的计数值锁存,这样可由外部的七段译码器译码并在数码管上显示。设置锁存器的好处是显示的数据稳定,不会由于周期性的清零信号而不断闪烁。锁存器的位数应跟计数器完全一样,均是32位。4、译码驱动电路本文数码管采用动态显示方式,每一个时刻只能有一个数码管点亮。数码管的位选信号电路是74LS138芯片。其8个输出分别接到8个数码管的位选。3个输入分别接到EPF10K10LC84-4的I/O引脚。5、数码管显示本文采用8个共阴极数码管来显示待测频率的数值,其显示范围从0~99999999。程序如下:libraryieee;

Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;Entityfreqis

Port(fsin:instd_logic;Clk,clk1:instd_logic;

dou:outstd_logic_vector(6downto0);wei:outstd_logic_vector(2downto0));Endfreq;

ArchitectureoneoffreqisSignaltest_en:std_logic;Signalclear:std_logic;

Signaldata:std_logic_vector(31downto0);Signalgg:std_logic_vector(6downto0);Signalss:std_logic_vector(6downto0);Signalbb:std_logic_vector(6downto0);

Signalqq:std_logic_vector(6downto0);Signalww:std_logic_vector(6downto0);Signalsw:std_logic_vector(6downto0);Signalbw:std_logic_vector(6downto0);Signalqw:std_logic_vector(6downto0);Signalscan:std_logic_vector(2downto0);signalDout:std_logic_vector(31downto0);BeginProcess(clk)Begin

Ifclk'eventandclk='1'thentest_en<=nottest_en;Endif;Endprocess;

Clear<=notclkandnottest_en;Process(fsin)Begin

Ifclear='1'thendata<=\Elsiffsin'eventandfsin='1'thenIfdata(27downto0)=\data<=data+\elsifdata(23downto0)=\data<=data+\elsifdata(19downto0)=\data<=data+\elsifdata(15downto0)=\data<=data+\

elsifdata(11downto0)=\thendata<=data+\Elsifdata(7downto0)=\thendata<=data+\Elsifdata(3downto0)=\thendata<=data+\Elsedata<=data+'1';Endif;Endif;

Endprocess;

Process(test_en,data)Begin

Iftest_en'eventandtest_en='0'thendout<=data;Endif;Endprocess;

Process(dout(3downto0))Begin

Casedout(3downto0)is

When\When\When\

thenthenthenthen

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