24秒倒计时牌

导读:24秒倒计时牌,24秒倒计时牌6元器件清单序号12345678910111213141516171819202120-11-元件名称555多谐振荡器555单稳态触发器七段显示器十进制计数器JK触发器显示译码器或门与门非门或非门电容电容电阻电阻电阻电阻电阻单刀单掷电源单刀双只开关电阻排喇叭规格555-VIRTUAL-Timer555-TIMER-RATEDSEVEN-SEG-

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6 元器件清单

序号 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 20

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元件名称 555多谐振荡器 555单稳态触发器 七段显示器 十进制计数器 JK触发器 显示译码器 或门 与门 非门 或非门 电容 电容 电阻 电阻 电阻 电阻 电阻 单刀单掷 电源 单刀双只开关 电阻排 喇叭 规格 555-VIRTUAL-Timer 555-TIMER-RATED SEVEN-SEG-COM-K 74LS160 T-FF 74HC4511 NC7SZ32 NC7S08 7405N NC7S02 1uF 10nF 4.55k? 5.1 k? 288.6 k? 577.2 k? 100? Key=Space 5V Key=Space RPACK7 XLV 数量 1个 3个 2个 2个 1个 2个 8个 6个 2个 2个 6个 2个 1个 2个 1个 1个 1个 1个 13个 8个 2个 3个 沈阳工程学院课程设计(论文)

7 主要元器件介绍

7.1 555定时器

7.1.1 引脚图

A1VCCRSTDISTHRTRICONGNDOUT555_VIRTUAL

7.1.2 功能表

输入 触发输入 ? <1Vcc 3 输出 复位 0 1 1 1

输出 0 1 0 不变 放电管T 导通 截止 导通 不变 阀值输入 ? <2Vcc 3>2Vcc 3<2Vcc 3 >1Vcc 3>1Vcc 37.1.3 各引脚功能

1脚:外接电源负端VSS或接地,一般情况下接地。 2脚:TL低触发端 3脚:输出端Vo

4脚:RD是直接清零端。当RD端接低电平,则时基电路不工作,此时不论TL、TH处于何电平,时基电路输出为“0”,该端不用时应接高电平。

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5脚:VC为控制电压端。若此端外接电压,则可改变内部两个比较器的基准电压,当该端不用时,应将该端串入一只0.01μF电容接地,以防引入干扰。

6脚:TH高触发端

7脚:放电端。该端与放电管集电极相连,用做定时器时电容的放电。 8脚:外接电源VCC,双极型时基电路VCC的范围是4.5 ~ 16V,CMOS型时基电路VCC的范围为3 ~ 18V。一般用5V。

7.2 十进制计数器HC160

7.2.1 引脚图

QAQBQCQD~LOAD~CLR74LS160NRCOENPENTABCDCLK 输出 7.2.2 功能表 输入 清零 预置 使能 时钟 预置数据输入 QD QC QB QA 进位 LOAD CLR ENP ENT CLK D L H H H H 7.2.3 功能介绍

* L H H H * * L * H * * * L H * ↑ * * ↑ * C * B * A * L L L L RCO L D3 D2 D1 D0 D3 D2 D1 D0 # * * * * * * * * * * * * 保持 保持 计数 # L # 74HC160是常用的十进制计数器,异步清零端LOAD,当它为低电平时,无论其它输入端是何状态(包括时钟信号CLK),都使片内所有的触发器状态置零,只有在LOAD接

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入高电平是才起作用。并行置数使能CLR,只需在LOAD之前保持低电平,数据输入端D~A的逻辑值便能在CLK上升沿到来后置入片内4个相应的触发器中。由于该操作与CLK上升沿同步,且D~A的数据同时置入计数器,CLR置数操作具有次高优先级,仅低于LOAD,计数和保持操作时都需要求为1 ;数据输入端,在LOAD上升沿到来前至少提前将预置数据摆在D~A输入端,且CLK=0,则上升沿到来后,D~A便置入触发器。计数使能CEP只要在上升沿到来前至少一个建立时间期间内保持高电平,且CET=1,上升沿就能使计数器进行一次计数操作。CEP主要控制本芯片的计数操作。计数使能CET,该信号和CEP做与运算后实现对本芯片的计数控制,当CEP=0,即两个计数使能端中有0时,不管有无脉冲作用,计数器都将停止计数,保持原有状态;当LOAD=CLR=CET=CEP=1时处于计数状态。与CEP不同的是,CET还直接控制着进位输出信号RCO。计数输出QD~QA计数器中4个触发器的Q端状态输出。进位信号RCO,只有当CET=1且QD~QA=1111时,RCO才为1;当清零信号为0时,各触发器置0,当清零信号为1时,若预置为0,在下一个时钟脉冲上升沿到来后,各触发器的输出状态与预置的输入数据相同。在清零和预置都为1的条件下,若使能端为1,则电路处于计数状态。直到使能端为0时,技术状态结束。。此后处于禁止计数的保持状态。进位信号只有在QDQCQBQA=1001且CET=1时输出为1,其余时间均为0。

7.3 JK触发器

7.3.1 引脚图

7.3.2 功能表 Qn 0 0 0 0 1 1 1 1

J 0 0 1 1 0 0 1 1 K 0 1 0 1 0 1 0 1 Qn+1 0 0 1 1 1 0 1 0

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7.3.3 功能介绍

当J=1,K=0时,触发器的下一状态将被置1;当J=0,K=1时将被置0,J=K=0时,触发器状态保持不变,J=K=1时,触发器翻转。在所有类型的触发器中,JK触发器具有最强的逻辑功能,它能执行置1、置0、保持和翻转四种操作,并可用简单的附加电路转换为其他功能的触发器,因此在数字电路中广泛应用。

7.4计数器74LS192

7. 4.1引脚图

QAQBQCQD74LS192N~LOADCLR~BO~COUPDOWN

7.4.2功能表

输 入 输 出 LD RD CU CD D0 D1 D2 D3 0 0 × × d0 d1 d2 d3 ABCDQ0 Q1 Q2 Q3 d0 d1 d2 d3 加 计 数 减 计 数 保 持 0 0 0 0 1 0 ↑ 1 × × × × 1 0 1 ↑ × × × × 1 0 1 1 × × × × × 1 × × × × × × 7.4.3功能介绍

74LS192是双时钟方式的十进制可逆计数器。CPU为加计数时钟输入端,CPD为减计数时钟输入端。LD为预置输入控制端,异步预置。CR为复位输入端,高电平有效,异步清除。CO为进位输出:1001状态后负脉冲输出,BO为借位输出:0000状态后负脉冲输出。本电路由74LS192 构成的24递减计数器其预置数为N=(00100100)8421BCD=(24)10。它的计数原理是:只有当低位/BO1端发出借位脉冲时,高位计数器才作减计数。当高、低位计数器处于全零,且CPD为0时,置数端/LD2=0, 计数器完成并行置数,在CPD端的输入时钟脉冲作用下,计数器再次进入下一循环减计数。CPU为加计数时钟输入端,CPD为减计数时钟输入端。 LD为预置输入控制端,异步预置。CR为复位输入端,高电平有效,异步清除。CO为进位输出:1001状态后负脉冲输出。BO为借位输出:0000状态后负脉冲输出。CPU为加计数时钟输入端,CPD为减计数时钟输入端。 LD为预置输入控制端,

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